JTAG тестирование
Данная колонка Ами Городецкого публикуется ежемесячно, представляя собой краткие обзоры отдельных аспектов структурного тестирования и тестопригодного проектирования электронных схем и узлов.
Об авторе: Ами Городецкий, к. т. н., технический директор компании JTAG.TECT, имеет более чем 30-летний опыт успешных разработок стратегий тестирования электронных схем. Область научных интересов, преподавательской и инженерной деятельности охватывает методологии тестопригодного проектирования (DFT) и технологии граничного сканирования JTAG (IEEE 1149.1, 1149.4, 1149.6, 1149.7, 1532, 1500, P1581).
amigo@jtag-test.ru
Статьи по JTAG:
Материалы международной конференции по тестированию электроники ITC-2009. Часть 2, (Компоненты и технологии №9'2010)
В этом номере журнала мы продолжим, а в следующем — завершим рассмотрение наиболее интересных для тематики нашей колонки материалов 40-й конференции ITC-2009, прошедшей 3–5 ноября прошлого года в Остине (Техас, США). Одним из докладов в разделе Boundary-Scan, вызвавшим значительный резонанс, был обзор применения технологий JTAG, выполненный Филиппом Гейгером (Philip Geiger) из Dell и Стивом Бутковичем (Steve Butkovich) из Cisco в рамках международной организации iNEMI (International Electronics Manufacturing Initiative).
Материалы международной конференции по тестированию электроники ITC-2009. Часть 1 , (Компоненты и технологии №8'2010)
Ежегодные международные конференции по тестированию электроники (International Test Conference, ITC) — это всегда знаковое событие для тест-инженеров всего мира. За последние годы такие конференции эволюционировали в своего рода регулярные форумы специалистов, бизнесменов тест-индустрии и ведущих профессионалов в тестировании и тестопригодном проектировании, а темы, задаваемые этими форумами, определяют основные направления разработок в тестировании электроники на длительный период времени.
Стандарт тестопригодного проектирования IEEE P1687, (Компоненты и технологии №7'2010)
Впервые о разработке нового JTAG-стандарта IEEE Р1687, который обещает стать, в сущности, первым стандартом тестопригодного проектирования (DFT), было упомянуто в начальной колонке рубрики «JTAG-тестирование» в [КиТ. 2009. № 2] более года назад, где на рис. 1 была приведена схема взрывообразного развития технологий JTAG-тестирования, а вкратце рассказано об этом стандарте в [КиТ. 2009. № 3]. Разработка Р1687 еще не окончена, так что буква Р (preliminary) в его номере означает, что это пока лишь предварительная версия, а не официальный стандарт.
Новейший стандарт JTAG-тестирования: IEEE P1149.8.1, (Компоненты и технологии №6'2010)
Недавняя публикация нового JTAG-стандарта IEEE 1149.7 и его формальное принятие международным тестовым сообществом — все это стало очередным этапом в целом ряду разрабатываемых и готовящихся к выходу в свет новых стандартов JTAG-тестирования, таких как IEEE Р1581, IEEE P1149.8.1, IEEE Р1687. В сущности — это новые технологии тестирования.
Прожиг флэш-памяти в протоколе JTAG , (Компоненты и технологии №5'2010)
Одним из наиболее популярных нетестовых применений технологии JTAG является прожиг микросхем флэш-памяти, используемый сегодня повсеместно.
Новый JTAG-стандарт IEEE 1149.7, (Компоненты и технологии №4'2010)
Событием февраля нынешнего года в мире тестирования стала формальная публикация международным институтом IEEE нового JTAG-стандарта, который отныне будет известен под именем 1149.7, или просто «точка-7».
Тестирование компонент памяти в технологии JTAG. Часть 2, (Компоненты и технологии №3'2010)
Нынешняя колонка завершает тему, начатую в предыдущем номере. В ней продолжено рассмотрение современных и перспективных аспектов JTAG-тестирования компонент памяти (ЗУ), применяемого для проверки исправности их монтажа на ПП.
Тестирование компонент памяти в технологии JTAG. Часть 1, (Компоненты и технологии №2'2010)
Несмотря на то, что JTAG-тестирование разнообразных компонент памяти (ЗУ) давно и со значительным успехом применяется для проверки исправности их монтажа на ПП, взрывообразно расширяющийся и обновляющийся спектр компонент ЗУ, их типов и технологий доставляет множество хлопот тест-инженеру, поскольку любые такие новшества неизбежно обусловливают те или иные нюансы при разработке JTAG-теста, и как правило — в сторону усложнения. Актуальность этой темы не утрачивается с течением времени, поэтому данную и несколько последующих колонок я посвящу рассмотрению некоторых важных аспектов JTAG-тестирования компонент памяти.
JTAG-тестирование кластеров, (Компоненты и технологии №1'2010)
В течение года, прошедшего после публикации в [ПЭ. 2008. № 7] статьи о построении кластерных JTAG-тестов, автор получал просьбы от читателей дополнить эту важную тему некоторыми актуальными примерами. Как известно, задачи построения кластерных JTAG-тестов обычно распадаются на две: схемное обеспечение структуры тестируемого кластера и построение собственно теста.
Покрытие неисправностей и полнота JTAG-тестирования, (Компоненты и технологии №11'2009)
Одним из параметров качества и приемлемости любого теста, в частности JTAG-теста, является полнота покрытия им дефектов, в численной форме описывающая, насколько данный тест хорош. Вкратце эта тема уже была затронута в [ПЭ. 2007. № 8], где отмечалось, что среди важнейших факторов, влияющих на получение JTAG-теста с тем или иным уровнем покрытия, — особенности топологии тестируемой схемы. Здесь мы рассмотрим основные схемные конфигурации, содержащие как ИС JTAG, так и ИС, не содержащие структур JTAG (не-JTAG), с точки зрения полноты покрытия неисправностей в них, начав с некоторых неформальных определений.
Аспекты тестопригодности в файлах BSDL, (Компоненты и технологии №9'2009)
Разработчики схем, перед которыми возникает задача тестопригодного проектирования (DFT) для JTAG граничного сканирования, нередко испытывают затруднения в связи с некоторыми аспектами этой проблемы, определяемыми файлами BSDL.
Функциональное тестирование и эмуляция средствами граничного сканирования (JTAG), (Компоненты и технологии №7'2009)
Мне часто приходится слышать следующий вопрос: «Можно ли выполнять функциональное тестирование средствами граничного сканирования JTAG?» В июльской колонке мы поговорим именно об этом, поскольку эмуляция в протоколе JTAG в последнее время получила значительное распространение как основа для структурно-функционального тестирования.
JTAG на системном уровне и тестирование кросс-плат, (Компоненты и технологии №6'2009)
Большую часть изделий электроники можно рассматривать как системы, содержащие кросс-платы или соединительные кабели. Даже если каждая из составляющих систему печатных плат проверена индивидуально, система в целом может оказаться неработоспособной, что часто бывает следствием дефектов сборки. Технология граничного сканирования (JTAG) представляет собой весьма эффективный инструмент для обнаружения и диагностики неисправностей такого рода. К ним, в частности, относятся обрывы и короткие замыкания в разъемах кросс-плат, отсутствие отдельных печатных плат или монтаж не тех плат, которые требуются. Разумеется, функциональный тест в состоянии обнаружить отклонения системы от исправного функционирования, однако диагностика места и характера неисправности может оказаться весьма емкой по времени и/или требующей высокой квалификации (и, соответственно, оплаты) тест-инженера.
Стратегия тестирования: нужен ли нам JTAG? (Как убедить начальника), (Компоненты и технологии №5'2009)
На нано-семинарах по тестопригодному проектированию (DFT) и технологии граничного сканирования (JTAG), проводившихся в апреле на выставке «ЭкспоЭлектроника», я неоднократно получал от слушателей одну и ту же просьбу: дайте в систематизированном виде перечень доводов, которые можно использовать для убеждения начальника в том, что тестирование в технологии JTAG нам необходимо. Необходимость убеждать начальников уже, вероятно, назрела, что выглядит весьма обнадеживающе, поэтому я с готовностью откликаюсь на эти просьбы. Эта колонка будет посвящена обзору построения стратегий тестирования плат и узлов, использующих разнообразные подходы к тестированию и взаимосвязи между ними.
Неисправность монтажа BGA.
Что делать? (Апрельские тезисы), (Компоненты и технологии №4'2009)
Тестирование в технологии граничного сканирования JTAG обуславливает высокий уровень разрешения при диагностике неисправностей печатных плат, существенно понижая вероятность ошибочного демонтажа исправной интегральной схемы BGA.
Встроенные инструменты тестирования, (Компоненты и технологии №3'2009)
Краткий обзор основных тенденций в применении встроенных инструментов тестирования и предпосылки разработки нового стандарта JTAG (IEEE P1687). Для отладки схем, подтверждения правильности их функционирования, поиска и диагностики неисправностей в современной электронике давно и широко применяется традиционная контрольно-измерительная приборы — осциллографы и логические анализаторы. Зондирование щупами этих измерительных приборов электронных устройств любого уровня — от интегральных схем до систем — на протяжении весьма длительного периода времени давало вполне приемлемые результаты. Следует, однако, отметить, что возрастание сложности схем и частот, на которых они работают, в геометрической прогрессии, наряду с одновременным и неуклонным сокращением размеров интегральных схем и уплотнением монтажа с обеих сторон многослойных печатных плат вызывают все более значительные сложности при физическом зондировании щупами контрольно-измерительных приборов. Действительным вызовом для новых поколений контрольно-измерительных приборов могла бы стать возможность наблюдения сигналов непосредственно в самом функциональном ядре интегральных схем, когда средства тестирования встраиваются в это ядро или размещаются между ним и контактами ввода/вывода (КВВ) на самом кристалле интегральной схемы. Такое встраивание инструментов тестирования в сложные СБИС является сегодня новой и весьма востребованной тенденцией электронной промышленности.
Тестирование и тестопригодное проектирование, (Компоненты и технологии №2'2009)
Новая колонка, которая впервые появляется в этом номере журнала, будет публиковаться ежемесячно, представляя собой краткие обзоры отдельных аспектов JTAG структурного тестирования и тестопригодного проектирования печатных плат, электронных схем и узлов.