Схемотехнические методы повышения помехоустойчивости цифровых КМОП-микросхем

Введение

Помехоустойчивость цифровых КМОП БИС является одной из основных характеристик, определяющих надежность работы любой проектируемой системы. Для современных быстродействующих цифровых БИС решение проблемы усложняется в связи с тем, что время переключения базовых элементов, определяющее быстродействие БИС в целом, становится соизмеримым с временем распространения сигналов во внутренних и внешних линиях связи систем. Импульс такой помехи в линии может быть воспринят БИС как истинный сигнал, вследствие чего работоспособность системы может быть нарушена. Некоторые аспекты проблемы помехозащищенности рассмотрены в [1-3], однако в них не отражены, например, вопросы генерации внутренних помех, генерируемых помех в цепях БИС и схемотехнические приемы и методы повышения их помехозащищенности.

Здесь следует различать два класса задач:

• повышение помехоустойчивости входных каскадов, выходных каскадов и цепей питания цифровых БИС к воздействию внешних помех;
• повышение помехоустойчивости входных и выходных элементов, внутренних логических элементов (ЛЭ) и их цепей питания к воздействию внутренних помех;
• подавление способности генерации внутренних помех базовыми и согласующими элементами БИС.

Важность обеспечения помехозащищенности цифровых БИС от внутренних помех связана с невысоким логическим перепадом напряжения в цепях ЛЭ и способностью быстродействующих ЛЭ, входных и выходных каскадов к генерации высокоуровневых помех на паразитных емкостях и индуктивно-стях компонентов БИС. Особенно сильно эффекты генерации помех проявляются в быстродействующих выходных каскадах, управляющих большими емкостными нагрузками и коммутирующих большие выходные токи.

Известны следующие основные типы внутренних помех [4]:

• генерируемые в сигнальных шинах из-за их перекрестного паразитного взаимодействия;
• генерируемые в сигнальных шинах в силу эффектов, связанных с рассогласованием выходов элементов с нагрузкой, наличием L- и С-компонентов в нагрузке;
• генерируемые в сигнальных шинах из-за известного эффекта «состязания» сигналов.

Перечисленные типы помех имеют различные физические механизмы генерации и по-разному воздействуют на БИС, однако их существование в цепях БИС может оказывать влияние на устойчивость функционирования и характеристики БИС.

Помехоустойчи вость цифровых Бис к воздействию внешних помех

Под помехоустойчивостью входного каскада обычно понимают его способность сохранять свое установившееся статическое состояние при воздействии помехи. Статический запас помехоустойчивости характеризуется параметрами:

Данные параметры представлены на рис. 1а, где приведена передаточная характеристика входного инвертирующего каскада (кривая 1), управляемая устройством с передаточной характеристикой аналогичного типа (кривая 2). Значение пороговых напряжений высокого и низкого уровней U_TH, U_TL определяются на передаточной характеристике в точках А, В, в которых ΔU₀/ΔU_I = -1. Значения входных напряжений высокого и низкого уровней U_IH, U_IL соответствуют точкам С и D, в которых U_IH = U_0H, a U_IL = U_0L управляющего устройства.

Рис. 1. Передаточная характеристика входного каскада цифровой БИС: а) инвертирующая; б) с повышенным порогом переключения; в) гистерезисного типа

Однако наличие статического запаса помехоустойчивости входного каскада является необходимым, но недостаточным условием для обеспечения помехозащищенности БИС, поскольку здесь важна длительность импульса помехи. При этом в зависимости от длительности импульса помехи и величины собственной задержки переключения входного каскада возможны случаи, когда входной каскад не изменит своего состояния даже при превышении сигналом помех статического запаса помехоустойчивости. Поэтому входные каскады цифровых БИС обычно характеризуются импульсной помехоустойчивостью, которую определяют допустимой длительностью импульса помехи t_n, амплитуда которой равна логическому перепаду напряжений на входе ΔU_T = U_IH-U_TL.

Влияние внешних помех на входы цифровых БИС заключается в их воздействии на входы БИС, приводящих к изменению их логического состояния. При этом на выходе входного каскада будет сформирован ложный «короткий» сигнал, который, распространяясь по цепям цифровых БИС, будет изменять состояния функциональных блоков цифровых БИС, включая элементы памяти, и формировать на выходах цифровых БИС ложные сигналы, что эквивалентно «сбою» (отказу) функционирования БИС.

Известны общие методы борьбы с внешними помехами на входах цифровых БИС [4]. Повышение помехозащищенности цифровых БИС по входам достигают как за счет повышения статической, так и динамической помехоустойчивости входных каскадов. Среди методов повышения статической помехоустойчивости входных каскадов можно выделить следующие:

• Увеличение значений входных пороговых напряжений переключения U_TH, U_TL и логического перепада входных напряжений ΔU_T = U_0H-U_0L (рис. 1б, кривая 2). Недостатком этого метода является необходимость увеличения напряжения питания U_c и ухудшение быстродействия входного каскада.
• Формирование во входном каскаде передаточной характеристики, симметричной по отношению к логическому перепаду входных напряжений AU_T.
• Использование во входном каскаде внутренних обратных связей для формирования передаточной характеристики ги-стерезисного типа с шириной петли ΔU_H (кривая 2 на рис. 1в).

Среди методов повышения динамической помехоустойчивости можно выделить следующие:

• ограничение минимального времени задержки переключения и длительностей фронтов входного каскада, позволяющее «ухудшить» чувствительность входного каскада к длительности динамических помех;
• использование специальных встроенных схем ограничения динамических помех (емкостных цепочек и др.);
• использование в БИС парафазных входных каскадов для двухпроводных линий связи, принимающих одновременно прямой и инверсный входные сигналы и не чувствительных к динамической помехе, возникающей в этом случае одновременно на прямом и инверсном входах.

Устойчивость цепей питания цифровых БИС к воздействию внешних помех

Помимо входов цифровых БИС, внешние помехи могут появляться и в цепях питания БИС и влиять на их функционирование. Устойчивость цепей питания цифровых БИС к воздействию внешних помех можно характеризовать допустимым отклонением напряжения питания цифровых БИС от номинального ±ΔU_a, при котором устойчивость функционирования, динамические и электрические параметры цифровых БИС не изменяются. Специального параметра, характеризующего устойчивость цифровых БИС к воздействию динамических помех по цепям питания, в литературе не встречается, поскольку динамическая помехоустойчивость к воздействию этого типа помех в значительной степени определяется как функциональным составом БИС, так и условиями ее подключения (источником питания, нагрузкой и т. д.).

Влияние внешних помех на цепи питания цифровых БИС заключается в их воздействии на цепи питания внутренних элементов и изменении логических уровней на выходах логических элементов БИС. При воздействии на комбинационные цепи это изменение напряжения питания, не снижающее уровни напряжения на выходах ниже пороговых, будет в основном изменять скорость прохождения сигналов по логическим цепям, не изменяя их достоверности. При дальнейшем снижении уровня логических напряжений на выходе элементов ниже пороговых значений возможно изменение логического состояния элементов памяти, ложная синхронизация элементов памяти и потеря достоверности прохождения информации по цепям БИС.

Основными методами защиты от внешних помех в цепях питания цифровых БИС являются специальные методы проектирования межсоединений цепей питания БИС в устройстве, оптимальный выбор мощности и выходного сопротивления источников питания БИС, а также электрическая развязка цепей питания друг от друга. Еще одна группа методов предполагает использование специальных схем ограничения или сглаживания помех (емкостных цепочек и др.), которые могут быть как внешними для БИС, так и встраиваться в БИС.

Влияние внешних помех на выходные каскады заключается в основном в их переходе в состояние, близкое к перегрузке, которое может привести к отказу. Влияние помех этого типа на функционирование цифровых БИС слабо, если с выхода отсутствуют связи с внутренними компонентами БИС.

Анализ устойчивости цифровых Бис к воздействию внутренних помех

Помехи, генерируемые в шинах питания цифровых БИС, — основной тип внутренних помех

Механизм генерации помех в шинах питания поясняется на примере КМОП БИС, упрощенная схема которой приведена на рис. 2а [4]. Здесь U_cc и 0V — обозначения выводов питания и общей шины БИС, к которым подключается внешний источник питания; U’_cc и 0 V’ — внутренние шины питания и общая шина БИС; L_S, R_S — эквивалентные паразитные индуктивность и сопротивление внутренней шины питания (включая индуктивность и сопротивления вывода); L_g, R_g — паразитные индуктивность и сопротивление общей шины (включая индуктивность и сопротивление вывода). Внешняя емкость нагрузки C_L подключена между выходным выводом U₀ и выводом 0 V.

Допустим, понижающий выходной транзистор VT21 выходного элемента согласования DO1 находился в закрытом состоянии, а повышающий VT11 — в открытом. Тогда емкость нагрузки C_L заряжена до высокого уровня напряжения U_0H. При отпирании понижающего транзистора VT21 емкость C_L разряжается (рис. 2б), и через открытый транзистор VT21 протекает изменяющийся во времени ток:

i_0L = C_LΔU₀^HL/dt.

Этот ток на паразитных сопротивлении R_G и индуктивности L_g обшей шины 0V создает падение напряжения:

ΔU _G = L_Gdi_0L/dt+i_0LR_G·

Это напряжение воздействует в момент переключения на внутреннюю общую шину 0 V и изменяет ее потенциал относительно потенциала внешнего вывода 0 V, как показано на рис. 2б.

Рис. 2. а) Схема цифровой БИС, поясняющая механизм генерации помех в цепях питания КМОП БИС; б) временные диаграммы сигналов

При включении повышающего выходного транзистора VT11 и выключении понижающего транзистора VT21 емкость нагрузки C_L заряжается током стока р-МОП транзистора VT11:

i_0H = C_LΔU₀^LH/dt.

Этот ток, протекая по паразитным индуктивности L_S и сопротивлению R_S шины питания U_a, создает на них падение напряжения:

ΔU_S = L_Sdi_0H/dt+i_0HR_S·

Напряжение ΔU_S воздействует в момент переключения на внутреннюю шину питания U’_cc и изменяет ее потенциал относительно потенциала внешнего вывода U_cc (рис. 2б).

Например, при емкости нагрузки C_L = 50 пФ и перепаде выходного напряжения L₀ = 5 B в течение 2 нс величина тока перезаряда равна: 50×5/2 = 125 мА.

Допуская, что индуктивность шины (питания или общей шины) составляет L_GS = 10 нГн, а сопротивление R_GS = 2 Ом, значение «всплеска» напряжения ΔU_GS составит 0,875 В.

При одновременном переключении нескольких выходных каскадов, что практически всегда имеет место, значение напряжения помех ΔU_S, ΔU_gувеличивается пропорционально числу переключающихся в одно состояние каскадов.

Следует отметить, что в действительности же значение напряжения помехи Δ U_S, ΔU_G может быть и выше, чем показано. Это связано с наличием в выходных элементах согласования «сквозных» токов потребления, возникающих при переключении в состояния, когда оба МОП-транзистора VT11 и VT21 находятся в открытом состоянии. Эти токи, суммируясь с токами перезаряда емкости нагрузки i_0H, i_0L, значительно увеличивают значения токов, протекающих через паразитные индуктивности L_G, L_S и сопротивления R_G, R_S, и еще больше увеличивают напряжения помех ΔU_g и Δ U_S.

Оценочный расчет численных значений напряжения внутренних помех

Для оценочного расчета значений напряжений помех ΔU_S, ΔU_g используем эквивалентные схемы разряда (заряда) емкости нагрузки на основе МОП-транзисторов, приведенные на рис. 3, в которых влияние «сквозных» токов потребления не учитывается.

Рис. 3. Эквивалентные схемы: а) разряда емкости нагрузки на основе МОП-транзистора; б) заряда

Допустим, при разряде эквивалентной емкости нагрузки напряжение на затворе транзистора VT2 (рис. 3а) изменяется в течение времени таким образом, что ток разряда I_0L предварительно заряженной до напряжения U_0H нагрузки имеет линейный характер (рис. 4а), тогда величина напряжения помехи ΔU_g имеет постоянное значение. Заряд, накопленный емкостью нагрузки C_L, определяется выражением:

Q = C_LU₀,

где U₀ = U_0H-U_0L — логический перепад напряжений на выходе.

Рис. 4. Временные диаграммы сигналов для определения уровня помех в общей шине 0V в шине питания U_cc

Этот заряд может быть разряжен в течение времени τ _r выходным током I_0L = 2Q/τ_r = [5].

Тогда с учетом линейной зависимости тока разряда i_0L напряжение помехи в общей шине будет иметь вид:

ΔU₀ = L₀di_0L/dt = L_G2I_0Lτr = ΔL_GC_LU₀/τ²_r

С учетом того, что одновременно могут переключаться в одно состояние N выходных каскадов, получим:

ΔU_G = 4NΔL_GC_LU₀/τ²_r

При изменении напряжения на затворе транзистора VT1 (рис. 3б) в течение времени τ_f таким образом, что ток заряда i_0H емкости нагрузки C_L имеет линейный характер, напряжение помехи ΔU_S в шине питания также будет иметь постоянное значение.

Аналогично, при заряде емкости нагрузки величина накапливаемого в емкости C_L при напряжении U₀ заряда определяется простой формулой — Q = C_LU₀. Этот заряд может быть сформирован в течение времени tf выходным током I_0H = 2Q/t_r 2C_LU₀/tf. Тогда с учетом линейной зависимости тока заряда I_0H напряжение помехи в шине питания можно определить из выражения:

ΔU_S = L_Sdi_0H/dt = L_S2I_0H/τ_r = 4L_SC_LU₀/τ²_r

А с учетом того, что одновременно могут переключаться в одно состояние N выходных элементов согласования, получаем:

ΔU_S = 4NΔL_SC_LU₀/τ²_r

Как следует из полученных выражений, наиболее существенное влияние на величину напряжения помех в шине питания и общей шине оказывают длительности заряда (разряда) емкости τ, τ_r, то есть длительности фронтов выходного сигнала.

Особый интерес представляет исследование механизма влияния помех, возникающих в шинах питания, на состояние входных и выходных каскадов БИС, непосредственно связанных с выводами корпуса БИС или микросборки.

Влияние помех в шинах питания на входы Бис

Рассмотрим влияние помех в шинах питания на входы БИС на примере КМОП БИС. Эквивалентная схема входного каскада приведена на рис. 2а. Входное напряжение U_I, подаваемое на входы БИС, обычно относят к общему внешнему выводу. При этом входной элемент согласования обычно характеризуется входными пороговыми напряжениями высокого U_TH и низкого U_TL уровней, при которых БИС сохраняет свое состояние. Разность между входными напряжениями и входными пороговыми напряжениями характеризует запас помехоустойчивости ΔU⁺_T входного элемента согласования низкого ΔU⁺_T = U_TL-U_0L и высокого ΔU^—_T= U_0H-U_TH уровней.

Появление помехи ΔU_G в общей шине приводит к кратковременному увеличению потенциала внутренней общей шины 0 V’ БИС и вследствие этого — к изменению величин пороговых напряжений и запаса помехозащищенности [4]:

Как следует из приведенных выражений, помеха в общей шине U_G ухудшает помехозащищенность при высоком уровне сигнала на входе U_IH. При напряжении помехи в общей шине U_G>U_IH-U_TH и ее длительности T_G, сравнимой с задержкой переключения входного элемента согласования, возможно ложное срабатывание входного каскада и БИС в целом.

Появление помехи U_S в шине питания приводит к снижению потенциала внутренней шины питания U’_cc БИС и вследствие этого — к изменению пороговых напряжений:

ΔU = U_TL-U_S,

ΔU_TH = U_TL-U_S·

Изменение запаса помехоустойчивости выглядит следующим образом [4]:

Из вышеприведенных выражений следует, что помеха в шине питания U_S ухудшает помехозащищенность БИС при низком уровне сигнала на входе U_IL.

При напряжении помехи в шине питания U_S> U_TL-U_IL и ее длительности τ_s, сравнимой с задержкой переключения входного каскада, также возможно его ложное срабатывание и сбой функционирования БИС.

Влияние помех в шинах питания на выходы Бис

Влияние помех, генерируемых в шинах питания, на выходы БИС заключается в кратковременном изменении значений выходных напряжений низкого U_0L и высокого U_0H уровней.

Эти изменения напряжения, воздействуя на входы нагрузочных (управляемых) БИС (при определенной длительности и амплитуде помех), могут вызвать их ложное срабатывание. Кроме того, эти помехи, воздействуя на внутренние компоненты выходного элемента согласования, могут приводить к отпиранию внутренних изолирующих переходов, взаимодействию компонентов друг с другом, их катастрофическим отказам («защелкивание» и др.). Другой механизм воздействия на выходы БИС связан с понижением значения напряжения питания на внутренних шинах БИС U’_cc, 0V (при отрицательной помехе ΔU_S, положительной помехе ΔU_G) и снижением вследствие этого нагрузочной способности выходного элемента согласования, то есть выходных токов низкого I_0L и высокого I_0Н уровней. Снижение выходных токов, в свою очередь, приводит к увеличению длительностей заряда (разряда) емкости нагрузки и затягиванию фронтов выходных сигналов в момент появления помех.

Как видим, существует многообразие различных ситуаций, и все они не лучшим образом влияют на эксплуатационную надежность современных микросхем, используемых в качестве элементной базы различных электронных блоков и систем.

Рекомендуемые схемотехнические методы борьбы с помехами в шинах питания Бис

Для снижения влияния помех в шинах питания на работоспособность цифровых БИС рекомендуется принимать соответствующие меры, в частности [4]:

• «Разделение» шин питания входных и выходных элементов согласования, внутренних функциональных блоков БИС и подключение их к отдельным электрически изолированным выводам (рис. 5). Такая схема построения цепей питания БИС не позволяет устранить генерацию помех в шинах питания элементов согласования при их переключении, однако уменьшает их величину за счет снижения значения паразитной индуктивности шин питания и устраняет их влияние на входы и внутренние функциональные блоки БИС.
• Использование встроенной в блок управления выходного элемента согласования специальной схемы управления скоростью нарастания выходного напряжения. Такая схема позволяет эффективно управлять отношением di_o/dt выходного элемента и уменьшать помехи в шинах питания БИС.
• Использование встроенной в блок управления выходного элемента согласования схемы задержки включения (выключения) выходных формирователей. Поскольку в выходном элементе при переключении существует состояние, когда оба выходных транзистора VT11, VT21 формирователей открыты (рис. 2а), в этом состоянии в цепи питания протекает большой сквозной ток потребления, генерирующий помехи. С целью снижения уровня помех при переключении из низкого состояния в высокое схема задержки задерживает включение повышающего транзистора VT11 до тех пор, пока понижающий VT21 не перейдет в закрытое состояние. При переключении из высокого уровня в состояние низкого уровня эта схема задерживает включение понижающего транзистора VT21 до тех пор, пока повышающий транзистор VT11 не перейдет в закрытое состояние. Тем самым обеспечивается уменьшение сквозных токов потребления.

Рис. 5. Схема организации цепей питания цифровых БИС с пониженным уровнем помех

Некоторые технические решения перечисленных схем для конкретных схемотехнических базисов приводятся в [4].

Помехи, генерируемые в сигнальных шинах из-за перекрестного взаимодействия

Перекрестные помехи обусловлены воздействием друг на друга соседних сигнальных линий, расположенных на кристалле в непосредственной близости друг от друга, при наличии емкостной связи между выходами двух выходных элементов согласования.

Известны два основных типа перекрестных помех [1]: емкостные и индуктивные, причем емкостные помехи существенны при больших перепадах выходного напряжения и больших емкостях. Индуктивные помехи характерны для больших перепадов выходного тока в сигнальных линиях с большими индуктивностями и малыми емкостями. Например, для микроконтроллеров из-за сравнительно невысоких значений коммутируемых токов характерными являются емкостные помехи в сигнальных линиях. Механизм их возникновения поясняется схемой, приведенной на рис. 6а, б, в которой Dl, D2 — выходные элементы согласования БИС; C_X — емкость связи двух системных линий. При отрицательном перепаде напряжения в одной активной линии, например, в В2, в другой, В1, находящейся в пассивном состоянии низкого уровня, генерируется отрицательная помеха -ΔU_G. При положительном перепаде напряжения в линии В1 в другой, В2, находящейся в пассивном состоянии низкого уровня, генерируется положительная помеха +ΔU_G.

Расчет параметров перекрестных помех может быть проведен по методике, описанной в [4]. Амплитуда напряжения помехи определяется из выражения:

где А = C_XΔU/C — некоторая постоянная величина; C_X — емкость связи; C = C_X+ C_O+ C_L; ΔU — разность перепада напряжений между шинами; C_O — выходная емкость элемента согласования; C_L — емкость нагрузки; τ = C*[R₀R_L/(R₀+R_L)]; R₀ — выходное сопротивление элемента согласования; R_L — сопротивление нагрузки.

Длительность помехи можно определить из выражения [1]:

Влияние перекрестных помех заключается в прямом изменении уровней выходных сигналов БИС, которые воздействуют на входы нагрузочных БИС и при определенной амплитуде и длительности способны вызывать их ложное срабатывание. Кроме того, эти помехи, в первую очередь отрицательные, воздействуя на компоненты выходного элемента согласования, могут привести к отпиранию изолирующих переходов компонентов и катастрофическим отказам БИС.

Основным методом снижения уровня перекрестных помех является уменьшение паразитных перекрестных емкостных и индуктивных связей в аппаратуре, в которой используются цифровые БИС. Однако с целью повышения надежности цифровых БИС в выходные элементы согласования можно вводить специальные схемы ограничения помех, уменьшающие помехи на выходах до уровней, не влияющих на изоляцию компонентов БИС.

Еще один тип помех генерируется в сигнальных шинах в случае рассогласования линии связи — выхода БИС с нагрузкой. Помехи данного типа в сигнальных шинах связаны с наличием в нагрузке L- и С-ком-понентов, вызывающих наличие многократных «отражений» между выходом и нагрузкой, ухудшающих форму выходного сигнала. Генерация помех данного типа практически полностью определяется условиями применения, поэтому механизм их формирования и расчет параметров помех здесь не рассматриваются.

Влияние помех рассогласования на входы и выходы БИС аналогично воздействию перекрестных помех. Методы борьбы с помехами рассогласования объединяют методы конструирования межсоединений, монтажа и компоновки цифровых БИС в аппаратуре, обеспечивающие малые отражения сигналов от несогласованных нагрузок и неоднород-ностей, малое затухание сигналов в линиях. В основе этих методов конструирования межсоединений и монтажа лежит рациональная разводка печатных плат с учетом помехоустойчивости применяемых ИМС. Другая группа методов связана с введением в выходные каскады специальных схем, отслеживающих выходной сигнал при переключении, сравнивающих его с эталонными и автоматически изменяющих коэффициент усиления выходного каскада при наличии разности. Тем самым обеспечивается условие динамического согласования выхода с нагрузкой.

Третья группа методов связана с введением на выходах БИС встроенных схем ограничения помех до уровней, не влияющих на надежность работы цифровых БИС и их нагрузочных схем.

Помехи в сигнальных шинах, вызванные «состязаниями» сигналов

Рассмотрим механизм генерации этих помех. В реальных БИС время задержки распространения сигналов логических элементов имеет конечное значение, зависящее от конкретных условий применения (емкости и индуктивности нагрузки, напряжения питания). При этом значения времени задержек переключения носят статистический характер и могут изменяться для разных БИС. Конечные значения времени задержек переключения и их технологический разброс приводят к ситуации, когда сигналы по различным цепям могут распространяться с разной скоростью и вызывать «состязания» сигналов, приводящие к помехам в сигнальных шинах. Механизм генерации указанного типа помех в цифровых БИС поясняется на рис. 6в, г, где приведены фрагмент функциональной схемы цифровых БИС в произвольной логике и временные диаграммы работы. Допустим, входы [А, В, С, D] находились в исходном состоянии [0111]. При изменении исходного состояния входов на [А, В, С, D] = [0111] в соответствии с функциональной схемой состояние выходов [F, G] должно изменяться с [01] на [00]. Однако, поскольку логические элементы имеют конечное значение, прямое изменение сигнала на входе А вызовет переход выхода элемента в состояние высокого уровня [1] с задержкой 1τ.

Рис. 6. Схемы, поясняющие механизм генерации помех «перекрестного» типа (а), вызванных «состязаниями» сигналов (в) и временные диаграммы сигналов (б и г)

Изменение сигнала на входе С приведет к появлению задержанного на 1τ сигнала на втором входе логического элемента D2 и обратному переключению его выхода F в состояние низкого уровня [0] через время 2τ. То есть из-за различного времени прохождения сигналов по цепям (вход А — выход F и вход С — выход F) и конечного времени задержки логических элементов на выходе F вместо сохранения сигнала низкого уровня будет сформирован короткий (с длительностью »1τ) сигнал низкого уровня или «выброс» (glitch). Этот сигнал, распространяясь по цепям, может приводить к появлению ложных сигналов на выходах цифровых БИС и потере информации в элементах памяти (при появлении таких помех в цепи синхронизации). Образование сигналов помех и их длительность зависят от длины логических цепей и значений задержки. Помехи этого типа могут возникать также при воздействии других факторов, например, внешних электромагнитных воздействий или ионизирующей радиации, и могут быть как положительными — формирование сигнала высокого уровня на фоне сигнала низкого уровня [0], так и отрицательными — сигнал низкого уровня на фоне сигнала высокого уровня [1].

Заключение

Рассмотрены основные механизмы генерации внутренних помех в цифровых КМОП БИС, даны рекомендации по повышению помехоустойчивости БИС к воздействию внутренних и внешних помех. Отдельно рассмотрены пути повышения устойчивости цепей питания цифровых КМОП БИС к воздействию внешних помех, приведены типовые схемотехнические методы борьбы с помехами в шинах питания, рассмотрены механизмы возникновения емкостных и индуктивных перекрестных помех.

Представленные материалы могут быть полезны разработчикам высоконадежных электронных устройств различного назначения.

Литература

1. Наумов Ю. Е., Аваев Н. А., Бедрековский М. А. Помехоустойчивость устройств на интегральных логических схемах. М.: Советское радио, 1975.
2. Угрюмов Е. П. Цифровая схемотехника. СПб.: БВХ-Петербург, 2002.
3. Уейкерли Дж. Проектирование цифровых устройств. М.: Постмаркет, 2002.
4. Емельянов В. А. Быстродействующие цифровые КМОП БИС. Минск: Полиграф, 1998.
5. Brander О. Electrostatic discharge and CMOS logic. EOS // ECD Symposium Proceeding, RAC. September 1979.