Радиочастотный синтезатор частот с дробным коэффициентом деления ADF4153

Статья продолжает серию материалов о синтезаторах частот производства компании Analog Devices Inc., которые могут служить базовыми элементами любых систем радиосвязи, навигации, локации, кабельного и спутникового телевидения.

Фирма Analog Devices Inc. предлагает микросхему одинарного цифрового синтезатора частоты с дробным коэффициентом деления (Fractional-N).

Синтезатор относится к серии ADF4000, повы-водно совместим с микросхемами ADF4110_1_2_3 и ADF4106, изготавливается по современной BiCMOS-технологии 0,35 мкм и может работать в интервале питающих напряжений 2,7-3,3 В в индустриальном диапазоне рабочих температур -40…+85 °С. Для загрузки данных используется стандартный трехпроводной интерфейс.

Синтезатор ADF4153 позволяет строить современный гетеродин с повышением или понижением частоты в диапазоне до 4 ГГц. В сочетании с внешним ГУН и петлевым фильтром микросхема образует законченную систему PLL гетеродина.

В тракте опорного сигнала (f < 250 МГц) синтезатора ADF4153 минимальный коэффициент деления К_МИН = 1 может быть изменен пользователем с шагом 1 до R_МАКС= 15.

При использовании синтезаторов с дробным коэффициентом деления шаг сетки синтезируемых частот всегда меньше частоты сравнения. Это удобно, а зачастую и необходимо в случае мелкого шага сетки при высокой выходной частоте, то есть при больших значениях N коэффициента деления делителя с дробным переменным коэффициентом деления (ДДПКД).

В большинстве таких синтезаторов максимальное значение дробности FRAC/MOD может быть установлено в пределах 1/16…31/32. Структурная схема синтезатора PLL с дробным коэффициентом деления приведена на рис. 1 (слева).

На рис. 1 (справа) показан возможный выигрыш в уровне фазовых шумов в окрестностях выходного колебания (несущей частоты) при введении дробного коэффициента деления.

Способ формирования дробного коэффициента деления

Идея дробного деления заключается в чередовании целочисленных коэффициентов деления по определенному закону за определенный интервал времени. Так, если необходимо получить коэффициент деления N = 1000,31, то на интервале 100 выходных импульсов устанавливают 31 раз коэффициент N = 1001 и 69 раз N = 1000. В итоге среднее значение коэффициента деления будет N = (1001×31 + 1000х69)/100 = 1000,31.

Но интервал наблюдения увеличивается — в нашем примере в 100 раз. Такое увеличение приводит к появлению помех дробности, частота которых ниже частоты сравнения в кольце — в нашем примере также в 100 раз.

Фирма Analog Devices решила проблему дробного коэффициента деления кардинальным образом.

Она предлагает синтезатор ADF4153 со значением модуля (знаменателя) дробности MOD от 2 до 4095 по выбору пользователя! Значение дробности FRAC в синтезаторе можно изменять в широких пределах — от 0 до 4095. Функциональная схема синтезатора ADF4153 приведена на рис. 2.

Программирование производится при помощи стандартного последовательного трех-проводного интерфейса. Программируемый двухмодульный предварительный делитель (прескалер RF) имеет коэффициенты деления RF частоты 4/5 или 8/9. В первом случае минимально возможный коэффициент деления тракта равен 31, а во втором — 91.

Схема содержит частотно-фазовый детектор (ЧФД) с прецизионным программируемым источником тока и общий выходной мультиплексор, а также программируемый модуль-интерполятор третьего порядка в тракте деления N (рис. 5).

Пользователь может устанавливать выходной ток фазового детектора в высокочастотном (RF) канале с ДДПКД ^_макс = 4 ГГц):

N = RF/F_PFD = (INT + (FRAC/MOD)), (1) где INT — значение целочисленного регистра Integer;

FRAC — значение дробного регистра Fractional; MOD — значение модуля-интерполятора; RF — частота на входе микросхемы синтезатора (выходная частота VCO); F_PFD — частота на входе фазового детектора (не более 32МГц).

Формула для вычисления выходной частоты Fractional-N канала будет иметь вид: где F_out — выходная частота внешнего VCO

(ГУН);

F_S = F_PFD/MOD — частота шага сетки; F_PFD — частота на входе фазового детектора, которая, в свою очередь, будет определяться из выражения: где REF_IN — входная опорная частота; R — значение 4-разрядного опорного счетчика-делителя;

D — значение удвоителя опорной частоты.

Так, если значение D равно 0, то удвоения частоты REF_IN не будет происходить, а частота F_PFD будет равна REF_IN (при условии, что R = 1). Если значение Dравно 1, то будет происходить удвоение входной опорной частоты; следует лишь помнить, что максимальное значение F_PFD не может превышать 32 МГц.

Коэффициенты деления 8-разрядного регистра INT находятся в диапазоне от 31 до 511. Дробный регистр FRAC является 12-разрядным, и его установочные коэффициенты находятся в диапазоне от 0 до 4095. Модуль-интерполятор MOD также 12-разрядный, и, соответственно, имеет диапазон коэффициентов от 2 до 4095. Важно заметить, что должно выполняться условие 0 < FRAC < MOD.

Программные регистры синтезатора ADF4153

Программирование регистров и режимов работы ИМС этого семейства, как было сказано выше, однотипно и схоже с программированием ИМС ADF4***.

Некоторое отличие и даже упрощение состоит в том, что ADF4153 имеет меньшее число программных регистров, для выбора которых используются не три (как в ADF4252), а два (как в ADF41**) последних младших бита С2, С1 во входном регистре сдвига 24-BIT DATA REGISTER, при этом используются четыре программных регистра-защелки:

1. Регистр N DIVIDER REG (24 бит) программирует 9-разрядный INT-регистр установки целой части коэффициента деления N, одноразрядный регистр быстрой установки частоты Fast Lock и 12-разрядный FRAC-регистр установки дробной части коэффициента деления N;
2. Регистр R DIVIDER REG (24 бит) программирует выбор коэффициента деления пре-скалера P (1 бит), режим работы мульти-плексера (3 бита), режим загрузки задержек ресинхронизации (1 бит), коэффициент деления 4-разрядного R-делителя опорной частоты и размер 12-разрядного модуля-интерполятора MOD;
3. Регистр CONTROL REG (16 бит) устанавливает величину выходного тока ЧФД (4 бит); режим третьего состояния его выхода (1 бит); полярность (наклон характеристики) фазового детектора (1 бит); спящий режим синтезатора (1 бит); режим удвоения частоты опорного колебания (1 бит); режим ресинхронизации накапливающего сумматора и счетчика P; режим способа компенсации помех дробности и уровня фазовых шумов;
4. Регистр NOISE AND SPUR REG (11 бит) программирует работу синтезатора в нормальном режиме (4 бита) и режим компенсации помех дробности — «наименьшие дискреты», «наименьшие шумы», «малые шумы и дискреты» (5 бит);

На рис. 3 приведена цоколевка двух типов корпусов синтезатора ADF4153. Следует отметить, что применительно к российским реалиям корпус TSSOP (практически — micro-SOIC) является более предпочтительным и технологичным.

Описание функционального назначения и наименование выводов синтезатора ADF4153 приведены в таблице 1.

Фазовые шумы синтезатора частоты ADF4153

На рис. 4 (справа) показана зависимость уровня фазового шума на выходе Charge Pump RF ЧФД от частоты сравнения в кольце АФАП. Из анализа графика следует, что в диапазоне частот сравнения от 100 кГц до 10 МГц выбор частоты сравнения непринципиален — уровень фазового шума на выходе ГУН будет постоянным.

Действительно, если мы уменьшим частоту сравнения F_PFD, например, с 10 МГц до 1 МГц (в 10 раз), то будем вынуждены увеличить коэффициент деления N во столько же раз для того, чтобы синтезировать сетку F_S в выбранном выходном диапазоне.

Фазовые шумы детектора мы уменьшим на 10xlg10 = 10 дБ, но на столько же увеличим коэффициент деления N. Лишь на частотах сравнения ниже 100 кГц падение уровня шума ЧФД замедляется, вследствие чего выходной шум синтезатора начинает расти.

Однако при разных частотах сравнения F_PFD в кольце разным будет коэффициент умножения помех, кратных половинной частоте шага сетки F_S. Поэтому надо стремиться уменьшать коэффициент деления N вколь-це или, что то же самое, увеличивать частоту сравнения F_PFD.

Дробность в RF-тракте реализована в соответствии со структурной схемой рис. 5 (справа). Модуль-интерполятор (third order fractional interpolator) представляет собой накапливающий сумматор (НС) с цепью интерполяции третьего порядка. В отечественной литературе его еще называют накопительным сумматором или цифровым интегратором.

Емкость НС MOD можно изменять, а во входной регистр сумматора записывать число FRAC < MOD. За каждый такт частоты сравнения в НС происходит суммирование кода числа FRAC с текущим кодом.

При переполнении НС на его выходе появляется сигнал переноса, который заставляет счетчик N изменять коэффициент пересчета на единицу. Последовательное соединение трех НС в дробном интерполяторе позволяет увеличить частоту переполнения и сместить спектр помех дробности в более высокочастотную область.

Компенсация помех дробности в RF-тракте

Следует сказать несколько слов о компенсации помех дробности в RF-тракте. Отметим, кстати, что в синтезаторе ADF4153 частота помех дробности в два раза ниже частоты шага сетки.

1. В первом варианте компенсации (верхний график на рис. 4 слева и нижняя пара графиков на рис. 6) производится рандомизация с нулевым средним параметров модуля-интерполятора (с помощью так называемых треугольников Паскаля). Положительный эффект достигается запуском псевдослучайной последовательности (ПСП) большой длины. В результате дискретные побочные спектральные составляющие (ПСС) значительно уменьшаются по амплитуде, но пьедестал спектральной линии велик.

К сожалению, в этом случае число дискретных ПСС также резко возрастает, и они смещаются в низкочастотную область спектра управляющего напряжения ЧФД, то есть в область малых отстроек от несущего (выходного) колебания синтезатора. В соответствии с рекомендациями производителя необходимо обеспечить широкую полосу петлевого фильтра, то есть высокую частоту среза кольца АФАП.

2. При втором способе компенсации помех дробности рандомизацию отключают. Для достижения максимального эффекта компенсации также рекомендуется обеспечить широкую полосу прозрачности кольца. Фазовые шумы в этом случае немного возрастают, пьедестал существенно снижается, но увеличивается уровень дискретных ПСС. Поэтому и результаты получаются средними (средний график на рис. 4 слева и средняя пара графиков на рис. 6).

3. При третьем способе компенсации помех дробности (нижний график на рис. 4 слева и верхняя пара графиков на рис. 6) ЧФД переводят в оптимальный режим. В этом случае фазовые шумы минимальны, но максимален уровень дискретных ПСС. Обратим внимание, что графики на рис. 6 приведены для постоянной полосы прозрачности замкнутого кольца 20 кГц. Для дополнительного уменьшения уровня дискретных ПСС необходимо скорректировать амплитудно-частотную характеристику (максимально сузить кольцо ИФАП — уменьшить его частоту среза).

На рис. 7 (слева) показано изменение чувствительности синтезатора по RF-входу от входной частоты, а на рис. 7 (справа) — уровень фазовых шумов ЧФД в зависимости от выходного тока Chardge Pump.

Заметим также, что в режиме ресинхронизации (RF Phase Resync) производится синхронизация накапливающего сумматора и счетчика N (P) при установке нового значения N и завершении переходного процесса в кольце.

На рис. 8 приведены примеры соединения информационно-управляющих входов синтезатора ADF4153 с контроллерами фирмы ADI.

Временные соотношения в циклах записи управляющих слов в синтезатор ADF4153 показаны в таблице 2.

На рис. 9 (слева) приведено сравнение уровней фазовых шумов «дробного» синтезатора ADF4153 (красный график) с шумами «целочисленного» синтезатора ADI (синий график) и абстрактного синтезатора «чужой» фирмы-производителя. Сравнение красноречивое и в комментариях не нуждается.

Удобным инструментом для обкатки схем PLL-синтезаторов и радиоэлектронных структур, в которые в виде составных частей входят PLL-синтезаторы, являются демонстрационные платы (Evolution Boards), например, Eval-ADF4153EB1 — рис. 9 (справа).

На плате установлен ГУН Vari-L VCO190-1750T с диапазоном перестройки 1680-1730 МГц (при размахе управляющего напряжения с выхода ЧФД 3 В), а также петлевой фильтр, который обеспечивает полосу прозрачности кольца 20 кГц. Используя фирменное ПО ADI удобно изменять параметры кольца и отслеживать изменения выходного спектра.

На рис. 10 представлены измеренные спектры выходного колебания демонстрационной платы Eval-ADF4153EB1 при различных параметрах синтезатора частот ADF4153.

Из анализа рис. 10 можно сделать неутешительный вывод: чудес в радиотехнике не бывает и предельные параметры рассматриваемой микросхемы можно реализовать только при вполне определенных соотношениях в кольце АФАП.

«Универсального солдата» получить нельзя, но возможности, заложенные разработчиками компании ADI в микросхему

ADF4153, позволяют добиться результатов, недостижимых при использовании микросхем других производителей. Надо только знать, как реализовать потенциальные возможности структуры.

Изучение теории цифрового синтеза частот [3, 4], чтение статей в журнале «Компоненты и технологии» [5, 6], «Analog Dialogue» [1], а также посещение соответствующих разделов странички www.analog.com/pll сайта Analog Devices Inc. позволяет в итоге так видоизменить параметры кольца АФАП, то есть петлевого фильтра, тока ЧФД и коэффициентов деления N и R, что результаты сторицей возвратят потраченное время и пережженные нервы инженера-разработчика.

Литература

1. Сайт www.analog.com
2. M. Curtin, P. O Bien. PLL for HF receivers and Transmitters // Analog Dialog. 1999. Volume 33.
3. Шапиро Д. Н., Паин А. А. Основы теории синтеза частот. М.: Радио и связь. 1981.
4. Рыжков А. В., Попов В. Н. Синтезаторы частот в технике радиосвязи. М.: Радио и связь. 1991.
5. Дмитриев С., Никитин Ю. Двойной радиочастотный синтезатор частот с дробным коэффициентом деления ADF4252 // Компоненты и технологии. 2003. № 2.
6. Никитин Ю., Дмитриев С. Частотный метод анализа характеристик синтезаторов частот с импульсно-фазовой автоподстройкой частоты Analog Devices. Часть 4. Расчет фильтрации помех кольцом АФАП с ДДПКД // Компоненты и технологии. № 6.